威盛笔试（Asic）
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2003 Asic部分
1．一个四级的Mux，其中第二级信号为关键信号，如何改善timing？
2．一个状态机的题目用Verilog实现。
3．Asic中的design flow的实现。
4．用逻辑门画出D触发器。
5．给出某个一般时序电路的图，有Tsetup，Tdelay，Tck
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